Compute Express Link
Compute Express Link（CXL）は、高性能なデータセンターコンピューター向けに設計された、CPU-デバイス間およびCPU-メモリ間を高速に接続するためのオープンスタンダードである。 CXLは、PCI Express（PCIe）の物理的・電気的インターフェイス上に構築されており、PCIeベースのブロック入出力プロトコル（CXL.io）、システムメモリ（CXL.cache）およびデバイスメモリ（CXL.mem）にアクセスするための新しいキャッシュコヒーレントプロトコルから構成される。
| 開発年 | 2019年 |
|---|---|
| 速度 |
Full duplex 1.x, 2.x (32 GT/s):
3.0 (64 GT/s): 7.563 GB/s (×1) 121.0 GB/s (×16) |
| 外部リンク | www.computeexpresslink.org |
Compute Express Link（CXL）は、高性能なデータセンターコンピューター向けに設計された、CPU-デバイス間およびCPU-メモリ間を高速に接続するためのオープンスタンダードである[1][2][3][4]。
CXLは、PCI Express（PCIe）の物理的・電気的インターフェイス上に構築されており、PCIeベースのブロック入出力プロトコル（CXL.io）、システムメモリ（CXL.cache）およびデバイスメモリ（CXL.mem）にアクセスするための新しいキャッシュコヒーレントプロトコルから構成される。
歴史
[編集]この標準は、主にIntelによって開発された。CXL Consortiumは、2019年3月にAlibaba Group、Cisco、Dell EMC、Facebook、Google、HewlettPackard Enterprise（HPE）、Huawei、Intel、Microsoftからなる創設メンバーによって立ち上げられ[5][6]、2019年9月に正式に設立された[7]。2022年1月の時点で、取締役会の創設者にAMD、NVidia、Samsung、Xilinxが加わり、contributing memberとしてARM、Broadcom、Ericsson、IBM、Keysight、Kioxia、Marvell、Mellanox、Microchip、Micron、Oracle、Qualcomm、Rambus、Renesas、Seagate、SK Hynix、Synopsys、WesternDigitalなどが参加した[8][9]。業界パートナーには、PCI-SIG[10]、Gen-Z[11]、SNIA[12]、DMTFが参加している[13]。
2020年4月2日、Compute Express LinkとGen-Zコンソーシアムは、両者のテクノロジー間の相互運用性を実装する計画を発表し[14][15]、最初の成果が2021年1月に発表された[16]。2021年11月10日、単一の業界標準の開発に注力するため、Gen-Zの仕様と資産がCXLに移管された[17]。この発表の時点で、Gen-Zメンバーの70％はすでにCXLコンソーシアムに参加していた。このコンソーシアムに参加していた企業には、OpenCAPI（IBM）、CCIX（Xilinx）、Gen-Z（HPE）オープンスタンダードなどのメモリコヒーレント相互接続テクノロジー、プロプライエタリのInfiniBand/RoCE（Mellanox）、Infinity Fabric（AMD）、Omni-PathおよびQuickPath/Ultra Path（Intel）、NVLink/NVSwitch（Nvidia）プロトコルの背後にある企業がある[18][19]。
仕様
[編集]- 2019年3月11日、PCIe 5.0をベースにしたCXL Specification 1.0が公開された[6]。この仕様により、ホストCPUは、キャッシュコヒーレントプロトコルを使用して、アクセラレータデバイス上の共有メモリにアクセスできるようになった。 CXL Specification 1.1は、2019年6月に公開された。
- 2020年11月10日、CXL Specification 2.0が公開された。新しいバージョンでは、CXLスイッチングのサポートが追加され、分散共有メモリおよびdisaggregated storage構成で、複数のCXL1.xおよび2.0デバイスをCXL2.0ホストプロセッサに接続したり、各デバイスを複数のホストプロセッサにプールしたりできるようになった。また、デバイス整合性とデータ暗号化も実装している[20]。CXL 2.0は引き続きPCIe 5.0 PHYを使用するため、CXL 1.xからの帯域幅の増加はない。
- 2022年8月2日、CXL Specification 3.0 が公開された。
- 2023年11月14日、CXL Specification 3.1 が公開された。
- 2024年12月3日、CXL Specification 3.2 が公開された。
- 2025年11月18日、CXL Specification 4.0 が公開された。 [21]。
実装
[編集]2019年4月2日、IntelはCXLを搭載したAgilex FPGAファミリを発表した[22]。
2021年5月11日、Samsungは128 GByte DDR5ベースのメモリ拡張モジュールを発表した。これを利用すると、データセンターや潜在的な次世代のPCに適した、テラバイトレベルのメモリ拡張が可能になる[23]。2022年5月10日には、プロプライエタリなメモリコントローラーを利用した、更新版の512 GByteバージョンがリリースされた[24]。
2021年には、IntelのSapphire Rapidsプロセッサ[25]、AMDのZen 4 EPYC「Genoa」および「Bergamo」プロセッサでのCXL1.1のサポートが発表された[26]。
CXLデバイスは、Intel[27]、Astera、Rambus、Synopsys、Samsung、Teledyne LeCroyなどにより、SC21 Conferenceで展示された[28][29][30]。
2023年8月7日(米国時間)、マイクロンがサンプル出荷を開始[31]。
プロトコル
[編集]CXLの標準では、3種類の独立したプロトコルが定義されている[32][20]。
- CXL.io - いくつかの拡張機能を備えたPCIe 5.0に基づいており、コンフィギュレーション、リンクの初期化と管理、デバイスの検出と列挙、割り込み、DMA、非コヒーレントなロード/ストアを使用したレジスタI/Oアクセスを提供する。
- CXL.cache - 周辺機器が低遅延のリクエスト/レスポンスインターフェイスでホストCPUメモリにコヒーレントにアクセス・キャッシュできるようにする。
- CXL.mem - ホストCPUが、揮発性（RAM）ストレージと永続的な不揮発性（フラッシュメモリ）ストレージ両方のロード/ストアコマンドを使用して、キャッシュされたデバイスメモリにコヒーレントにアクセスできるようにする。
CXL.cacheとCXL.memプロトコルは、CXL.ioプロトコルリンクとトランザクションレイヤーとは別の共通のリンク/トランザクションレイヤーで動作する。これらのプロトコル/レイヤーは、Arbitration and Multiplexing（ARB/MUX）ブロックによって多重化されてから、4つの16バイトデータslotsと2バイトの巡回冗長検査（CRC）値からなる固定幅528ビット（66バイト）のフロー制御ユニット（Flow Control Unit、FLIT）ブロックを使用して標準のPCIe 5.0 PHYで転送される[32]。CXL FLITは、PCIe標準のトランザクション層パケット（TLP）とデータリンク層パケット（DLLP）データを可変フレームサイズ形式でカプセル化する[33][34]。
デバイスタイプ
[編集]CXLは、次の3種類の主要なデバイスタイプをサポートするように設計されている[20]。
- Type 1（CXL.io、CXL.cache）- ローカルメモリのない特殊なアクセラレータ（スマートNICなど）。このタイプのデバイスは、ホストCPUメモリへのコヒーレントアクセスに依存している。
- Type 2（CXL.io、CXL.cache、CXL.mem）- 高性能GDDRやHBMローカルメモリを備えた汎用アクセラレータ（GPU、ASIC、FPGA）。このタイプのデバイスは、ホストCPUのメモリにコヒーレントにアクセスしたり、ホストCPUからデバイスのローカルメモリへのコヒーレントまたは非コヒーレントアクセスを提供できる。
- Type 3（CXL.io、CXL.mem）- メモリ拡張ボードやストレージクラスメモリ。このタイプのデバイスは、ホストCPUにローカルのDRAMや不揮発性ストレージへの低遅延アクセスを提供する。
Type 2のデバイスは、デバイスドライバーが管理する2つのメモリコヒーレンスモードを実装する。デバイスバイアスモードでは、デバイスはローカルメモリに直接アクセスし、CPUによるキャッシュは実行されない。ホストバイアスモードでは、ホストCPUのキャッシュコントローラーがデバイスメモリへのすべてのアクセスを処理する。コヒーレンスモードは、4 KBページごとに個別に設定でき、Type 2のデバイスのローカルメモリの変換テーブルに保存される。他のCPU間メモリコヒーレンシプロトコルとは異なり、この配置では、ホストCPUメモリコントローラがキャッシュエージェントを実装するだけで済む。このような非対称的なアプローチにより、実装の複雑さが軽減され、待ち時間が短縮される[32]。
関連項目
[編集]- Cache coherent interconnect for accelerators (CCIX)
- Coherent Accelerator Processor Interface (CAPI)
- Gen-Z
- Omni-Path
- UCIe
出典
[編集]- ^ “ABOUT CXL” (英語). Compute Express Link. 2019年8月9日閲覧。
- ^ “Synopsys Delivers Industry's First Compute Express Link (CXL) IP Solution for Breakthrough Performance in Data-Intensive SoCs”. finance.yahoo.com. Yahoo! Finance. 2019年11月9日閲覧。
- ^ “A Milestone in Moving Data”. Intel Newsroom. Intel. 2019年11月9日閲覧。
- ^ “Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors” (英語). www.businesswire.com. Business Wire (2019年9月17日). 2019年11月9日閲覧。
- ^ Comment. Intel, Google and others join forces for CXL interconnect www.datacenterdynamics.com.
- ^ a b Cutress. “CXL Specification 1.0 Released: New Industry High-Speed Interconnect From Intel”. Anandtech. 2019年8月9日閲覧。
- ^ “Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors”. www.businesswire.com (2019年9月17日). 2022年7月29日閲覧。
- ^ “Compute Express Link: Our Members”. CXL Consortium (2020年). 2020年9月25日閲覧。
- ^ Papermaster (2019年7月18日). “AMD Joins Consortia to Advance CXL, a New High-Speed Interconnect for Breakthrough Performance”. Community.AMD. 2020年9月25日閲覧。
- ^ “CXL™ Consortium and PCI-SIG® Announce Marketing MOU Agreement” (2021年9月23日). 2022年7月31日閲覧。
- ^ “Industry Liaisons”. 2022年7月31日閲覧。
- ^ “SNIA and CXL™ Consortium Form Strategic Alliance” (2020年11月3日). 2022年7月31日閲覧。
- ^ “DMTF and CXL™ Consortium Establish Work Register” (2020年4月14日). 2022年7月31日閲覧。
- ^ “CXL Consortium and Gen-Z Consortium Announce MOU Agreement”. Beaverton, Oregon. (2020年4月2日) 2020年9月25日閲覧。
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- ^ “CXL™ Consortium and Gen-Z Consortium™ MoU Update: A Path to Protocol” (2021年6月24日). 2022年7月31日閲覧。
- ^ Consortium (2021年11月10日). “Exploring the Future”. Compute Express Link. 2022年7月31日閲覧。
- ^ Morgan (2021年11月23日). “Finally, A Coherent Interconnect Strategy: CXL Absorbs Gen-Z”. The Next Platform. 2022年7月31日閲覧。
- ^ Leopold, George (2021年12月9日). “CXL Will Absorb Gen-Z”. EETimes. 2022年7月31日閲覧。
- ^ a b c “Compute Express Link (CXL): All you need to know”. Rambus. 2026年2月17日閲覧。
- ^ CXL Consortium. “[https://computeexpresslink.org/wp-content/uploads/2025/11/CXL_4.0-Specification-Release_FINAL_Website-Copy.pdf CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth]”. CXL Consortium. 2026年2月17日閲覧。
- ^ “How do the new Intel Agilex FPGA family and the CXL coherent interconnect fabric intersect?” (英語). PSG@Intel (2019年5月3日). 2019年8月9日閲覧。
- ^ “Samsung Unveils Industry-First Memory Module Incorporating New CXL Interconnect Standard” (英語). Samsung (2021年5月11日). 2021年5月11日閲覧。
- ^ “Samsung Electronics Introduces Industry's First 512GB CXL Memory Module”. 2022年7月31日閲覧。
- ^ “Intel Architecture Day 2021”. Intel. 2022年7月31日閲覧。
- ^ Paul Alcorn (2021年11月8日). “AMD Unveils Zen 4 CPU Roadmap: 96-Core 5nm Genoa in 2022, 128-Core Bergamo in 2023”. Tom's Hardware. 2022年7月31日閲覧。
- ^ “Intel Sapphire Rapids CXL with Emmitsburg PCH Shown at SC21” (2021年12月7日). 2022年7月31日閲覧。
- ^ https://www.eetimes.com/cxl-put-through-its-paces/
- ^ “CXL Consortium Showcases First Public Demonstrations of Compute Express Link Technology at SC21”. HPCwire. 2022年7月31日閲覧。
- ^ Consortium (2021年12月16日). “CXL Consortium Makes a Splash at Supercomputing 2021 (SC21)”. Compute Express Link. 2022年7月31日閲覧。
- ^ 株式会社インプレス (2023年8月24日). “PCIe接続でメモリを拡張する「CXLメモリ」、Micronがサンプル出荷”. PC Watch. 2023年11月14日閲覧。
- ^ a b c “Compute Express Link Standard | DesignWare IP | Synopsys”. www.synopsys.com. 2022年7月31日閲覧。
- ^ Consortium (2019年9月23日). “Introduction to Compute Express Link (CXL): The CPU-To-Device Interconnect Breakthrough”. Compute Express Link. 2022年7月31日閲覧。
- ^ Compute Express Link® (CXL): A Coherent Interface for Ultra-High-Speed Transfers
